Jab這雟ki Janusz
e-mail: J.Jablonski@wmie.uz.zgora.pl

1J. Biernat, J. Jab這雟ki,
Realizacja skalowalnego arytmometru resztowego w strukturach FPGA,
Reprogramowalne uk豉dy cyfrowe RUC - 2001 Materia造 V konferencji naukowej , 215-220.
2R. Dylewski, J. Jab這雟ki,
Szybkie mno瞠nie modulo 2k-1,
Przegl康 Elektrotechniczny 8 (2012), 145-147.
3M. Adamski, R. Dylewski, J. Jab這雟ki,
Zastosowanie programowania liniowego do badania sieci Petriego,
Przegl康 Elektrotechniczny 11 (2011), 159-163.
4J. Jab這雟ki,
Zdalnie rekonfigurowalny system rozproszony z FPSLIC,
Pomiary Automatyka Kontrola 6(2006), 59-61.
5J. Jab這雟ki, M. W璕rzyn,
Realizacja systemu operacyjnego czasu rzeczywistego w FPSLIC,
KNWS - 05, Z這tniki Luba雟kie 1(2005), 133-138.
6J. Biernat, J. Jab這雟ki,
Synthesis and implementation modulo arithmetic in FPGA,
Discret-Event System Design 1 (2004), 171-181.
7J. Jab這雟ki,
Arytmetyka resztowa w cyfrowym przetwarzaniu sygnaów,
KNWS - 05, Z這tniki Luba雟kie ISBN (2004).
8J. Biernat, J. Jab這雟ki,
Fast residue generator for moduli set 2n +/- 1,
Proceedings of the eleventh International Electrotechnical and Computer Science Conference - ERK 2002 2 (2002), 51-54.
9J. Jab這雟ki,
Hybryda FPGA i rdzenia mikroprocesora w syntezie algorytmów obliczeniowych o zmiennym zakresie przetwarzania,
Reprogramowalne uk豉dy cyfrowe RUC - 2002 Materia造 V konferencji naukowej (2002), 107-112.
10J. Jab這雟ki,
Using residue number system in pipeline processing,
9th International Conference: Advanced Computer Systems, ACS - 2002 2 73(2002), 80-.

1     2     NEXT Page